De acordo com a pesquisa mais recente da TrendForce, a partir da segunda metade de 2025, o mercado de smartphones experimentará um aumento acentuado nos preços dos terminais e uma demanda fraca devido ao suprimento reduzido de memórias e ao aumento dos preços. Embora as marcas não tenham reduzido significativamente seus planos de produção para o primeiro trimestre de 2026, espera-se que o desempenho da produção a partir do segundo trimestre enfraqueça significativamente devido às pressões de custo. Embora a marca seja conservadora quanto às perspectivas e tenha parcialmente reduzido suas metas para o ano inteiro, ainda prioriza o "bloqueio de recursos" na aquisição de memória para evitar custos mais altos ou oferta mais limitada no futuro. Algumas marcas líderes aumentaram gradualmente seus estoques devido ao impacto dos envios de sprint no final de 2025, à diluição dos subsídios chineses e ao ajuste de preços de novas máquinas. Se a descentralização do varejo não correr bem, não se pode descartar que a produção seja convergida antecipadamente a partir do final do primeiro trimestre de 2026. O primeiro semestre de 2026 é um período chave de ajustes, e a marca irá absorver a pressão dos aumentos de preços por meio da otimização de especificações e reajuste de preços, com os principais ajustes de produção caindo do segundo ao terceiro trimestre. Sob a economia fraca, o consumo conservador e a contínua alta dos preços da memória, a TrendForce ampliou a queda estimada ano a ano na produção total de celulares em 2026, dos 2% originais para 7%.

Bom dia! 1/9 Compilação abrangente de notícias estrangeiras - 6515 Yingwei: Alvo americano de atualização Corretoras americanas observaram que a expansão do TAM da InWinsville foi ocorrida pela entrada no mercado SLT para clientes já existentes de GPU AI e ASIC de IA nos EUA (~o TAM do SLT é 4-5 vezes maior que o da FT). Somado ao forte volume de negócios de cartões de investigação MEMS, o conteúdo em dólares também aumentou. As corretoras estimam que a receita pode aumentar 66% ano a ano este ano e 30% ano a ano no ano seguinte, com base em um aumento de 36% ano a ano no ano passado. Assim, a corretora aumentou o EPS para este ano e o próximo para $91/$131, dando uma avaliação de 34xPE para o próximo ano e aumentando a meta ao mesmo tempo. - Perspectiva do Mercado de Transceptores Ópticos: Sistema dos EUA revisado para cima Corretoras americanas acreditam que o 800G se tornou a especificação principal para grandes data centers, e espera-se que 1,6T seja significativamente aumentado a partir deste ano, enquanto 3,2T será introduzido no próximo ano. Entre elas, a expansão dos servidores de IA ASIC ajudará a melhorar tanto a quantidade quanto a qualidade, já que os chips ASIC precisam depender mais das capacidades da rede para atender às cargas de trabalho e compensar as limitações do poder de computação em um único chip. Portanto, as corretoras percebem que Google e Meta são mais agressivas na expansão de conexões de alta velocidade (800G+), o Google mudou para 1,6T no ano passado, e a Meta espera usar mais transceptores ópticos por ASIC do que servidores GPU. Quanto à Nvidia GB200, ela usa 400G na camada da GPU e 800G nas camadas leaf, spine e core; O GB300 usa 800G na camada da GPU e 1,6T nas camadas folha e espinha; Esperamos que o Rubin e o Rubin Ultra sejam ainda atualizados para 1.6T e 3.2T. As corretoras mantêm uma visão positiva sobre a fábrica taiwanesa Lianya e a Xinxin na cobertura. Outras observações positivas incluem InnoLight, Optolink, Tianfu Communications e Ruijie Network. - Resumo do NVL72: Os envios de GB200/300 NVL72 de várias fábricas em dezembro do ano passado são os seguintes: *A Quanta enviou entre 1.600 e 1.700 contêineres em dezembro do ano passado e cerca de 6.100 contêineres em 2025. *A Wistron enviou de 800 a 900 contêineres em dezembro do ano passado e cerca de 5.700 contêineres em 2025; Se a Wiwynn for incluída, o Grupo Wistron enviará um total de cerca de 6.300 contêineres. *Hon Hai enviou cerca de 2.800 contêineres GB200 em dezembro do ano passado e cerca de 14.700 contêineres em 2025. Em resumo, os envios de gabinetes GB200/300 para todo o ano atingiram cerca de 2,9 milhões de contêineres, o que foi maior do que o esperado, e as corretoras mantiveram a expectativa de que o segundo semestre deste ano também será um ano forte, acreditando que cerca de 7 a 8 milhões de contêineres sejam entregues. - 6669 Wiwynn: aumento de alvos americanos Continuando o que foi dito acima, grandes bancos dos EUA estimam que a Wiwynn dará suporte total ao AWS T3 este ano, abrangendo UBB, paletes de troca, pallets de computação e FCL. Além disso, espera-se que os servidores gerais continuem prósperos este ano, com um aumento esperado de 20% ano a ano. A corretora elevou o LPA de 25-27 anos para $275,1/$319/$381,7, dando uma classificação de 15,4x para o EP de 2H26-1H27, e ao mesmo tempo elevou a meta. #下次會考

A Intel foi a primeira empresa a adotar explicitamente o design de chiplets desagregados, e sua GPU de computação Ponte Vecchio (para IA e computação de alto desempenho) integra 47 chips, mantendo ainda o recorde de maior número de tiles de design multi-chip. No entanto, a Intel Foundry está imaginando uma solução mais extrema: um pacote multichip capaz de integrar pelo menos 16 dispositivos de computação, distribuído em 8 chips base e equipado com 24 pilhas de memória HBM5, com uma área total 12 vezes maior que o maior chip de IA atual (12 vezes o tamanho do valor do revés, superando o planejado 9,5 vezes o tamanho do retículo planejado pela TSMC). Esses elementos de computação são colocados sobre 8 dies base (presumivelmente no nível de tamanho da máscara) que utilizam o processo 18A-PT (grau 1,8nm, versão aprimorada em desempenho, com TSV perfurado em silício e tecnologia de alimentação traseira), e esses dies base podem realizar trabalhos adicionais de computação sozinhos ou carregar uma grande quantidade de cache SRAM para suportar a camada superior do chip principal de computação, como demonstrado pela Intel. O chip base e o tile superior de computação são conectados usando a tecnologia Foveros Direct 3D, que utiliza ligação híbrida cobre-cobre de ultra alta densidade (menos de 10μm) para fornecer máxima largura de banda e transmissão de energia. O Foveros Direct 3D é atualmente o auge da tecnologia de embalagem da Intel Foundry, apresentando designs extremamente precisos. A interconexão lateral (2.5D) entre os dies base utiliza uma versão atualizada do EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), e é equipado com uma interface UCIe-A na camada superior para conectar, dies de I/O (usando processo 18A-P, versão de aprimoramento de desempenho em nível 1.8nm) e dies base personalizados, suportando até 24 pilhas de memória HBM5. Vale notar que a Intel propõe usar EMIB-T com UCIe-A para conectar módulos HBM5 personalizados, em vez de usar pilhas HBM5 padrão JEDEC e interfaces padrão da indústria, que podem alcançar maior desempenho e capacidade. Claro, como esta é uma demonstração conceitual, o uso de HBM5 personalizado não é um requisito rígido de design, mas apenas para mostrar que a Intel também pode integrar tais componentes. Todo o pacote também pode ser equipado com PCIe 7.0, motor óptico, tecidos não coerentes, SerDes 224G, aceleradores proprietários (como recursos relacionados à segurança) e até memória LPDDR5X adicional para aumentar a capacidade de DRAM. O vídeo da Intel Foundry sobre X mostra dois designs conceituais: um design "médio" (4 blocos computacionais + 12 HBMs) e outro design "extremo" (16 blocos + 24 pilhas HBM5), este último foco neste artigo. Mesmo projetos de médio porte são bastante avançados para os padrões atuais, e a Intel pode fabricá-los agora. Quanto ao design conceitual extremo, pode não ser possível até o final desta década (final da década de 2020), quando a Intel precisa melhorar a tecnologia de empacotamento Foveros Direct 3D, assim como os nós de processo 18A e 14A. Se a Intel conseguir alcançar esse empacotamento extremo em alguns anos, estará no mesmo nível da TSMC, que planejou tecnologia semelhante e espera que alguns clientes adotem sua solução de integração em nível de wafer por volta de 2027-2028. Tornar projetos extremos uma realidade em um curto período de tempo é um grande desafio para a Intel, pois é necessário garantir que esses componentes não deformem quando soldados à placa-mãe, e que a quantidade de deformação deve ser controlada dentro de tolerâncias extremamente rigorosas, mesmo após aquecimento prolongado de alta carga. Além disso, a Intel (e a indústria como um todo) terá que aprender a alimentar e resfriar esse processador gigante com uma área de silício de até 10.296 mm² (aproximadamente o tamanho de um telefone) em um pacote maior – isso já é outra história.