Laut der neuesten Studie von TrendForce wird der Smartphone-Markt ab der zweiten Hälfte des Jahres 2025 aufgrund von Engpässen bei der Speicherlieferung und stark steigenden Preisen zu höheren Endverkaufspreisen und schwacher Nachfrage führen. Obwohl die Marken ihre Produktionspläne für das erste Quartal 2026 noch nicht deutlich nach unten korrigiert haben, wird erwartet, dass die Produktionsleistung ab dem zweiten Quartal aufgrund des Kostendrucks erheblich schwächer wird. Trotz der vorsichtigen Einschätzung der Marken für die Zukunft und der Tatsache, dass einige ihre Jahresziele bereits nach unten korrigiert haben, haben sie bei der Beschaffung von Speicher weiterhin Priorität darauf, "Ressourcen zu sichern", um zukünftige höhere Kosten oder engere Lieferungen zu vermeiden. Einige führende Marken haben aufgrund des Anstiegs der Auslieferungen Ende 2025, der Abschwächung der Subventionen in China und der Preisanpassungen neuer Geräte ihre Bestände schrittweise erhöht. Sollte der Einzelhandel nicht gut laufen, ist nicht auszuschließen, dass die Produktion bereits Ende des ersten Quartals 2026 zurückgefahren wird. Die erste Hälfte des Jahres 2026 ist eine entscheidende Anpassungsphase, in der die Marken durch Spezifikationsoptimierung und Neupreisgestaltung den Preisdruck abbauen werden, wobei die Hauptproduktionsanpassungen im zweiten bis dritten Quartal stattfinden. Angesichts der schwachen Wirtschaft, der vorsichtigen Verbrauchereinstellung und der weiterhin steigenden Speicherpreise hat TrendForce die Schätzung des Rückgangs der gesamten Smartphone-Produktion für 2026 von ursprünglich 2 % auf 7 % erhöht. Ob es zu weiteren Anpassungen kommt, hängt von der Entwicklung der Speicherpreise und der Marktakzeptanz der Preiserhöhungen ab.

Guten Morgen! 1/9 Zusammenfassung der externen Nachrichten - 6515 Yung Wei: US-Broker erhöhen das Kursziel US-Broker beobachten, dass Yung Wei durch den Einstieg in den SLT-Markt für bestehende US-Kunden von AI GPU und AI ASIC eine erhebliche Erweiterung des TAM (Total Addressable Market) mit sich bringt (ca. das TAM von SLT ist 4-5 Mal so groß wie das von FT). Hinzu kommt das starke Wachstum im MEMS-Probenkarten-Geschäft, außerdem steigt der Dollar-Inhalt. Die Broker schätzen, dass der Umsatz im Vergleich zum Vorjahr, der bereits um 36 % gestiegen ist, in diesem Jahr um weitere 66 % zunehmen kann, und im nächsten Jahr um 30 %. Daher haben die Broker die EPS-Prognosen für dieses und nächstes Jahr auf $91/$131 angehoben und geben eine Bewertung von 34xPE für das nächste Jahr, während sie das Kursziel ebenfalls erhöhen. - Marktausblick für optische Transceiver: US-Broker erhöhen die Schätzung US-Broker sind der Meinung, dass 800G zum Mainstream-Standard für große Rechenzentren geworden ist und erwarten, dass 1.6T ab diesem Jahr deutlich zunehmen wird, während 3.2T im nächsten Jahr eingeführt wird. Dabei wird beobachtet, dass die Expansion von ASIC AI-Servern zur Verbesserung von Menge und Qualität beiträgt, da ASIC-Chips stärker auf Netzwerkfähigkeiten angewiesen sind, um die Arbeitslast zu bewältigen und die Einschränkungen der Rechenleistung eines einzelnen Chips auszugleichen. Daher sehen die Broker, dass Google und Meta aktiver in den Ausbau von Hochgeschwindigkeitsverbindungen (800G+) investieren; Google hat bereits im letzten Jahr auf 1.6T umgestellt, während Meta plant, dass die Anzahl der verwendeten optischen Transceiver pro ASIC höher ist als bei GPU-Servern. Was Nvidia GB200 betrifft, so verwendet es 400G auf der GPU-Ebene und 800G auf der Leaf-, Spine- und Core-Ebene; GB300 verwendet 800G auf der GPU-Ebene und 1.6T auf der Leaf- und Spine-Ebene; wir erwarten, dass Rubin und Rubin Ultra auf 1.6T und 3.2T aufgerüstet werden. Die Broker bleiben optimistisch bezüglich der taiwanesischen Hersteller in der Abdeckung, darunter Lian Ya und Chuan Hsin. Weitere positive Beobachtungen gibt es bei InnoLight, Optolink, Tianfu Communication und Ruijie Networks. - NVL72 Rückblick: US-Broker haben die Auslieferungszahlen der verschiedenen Hersteller für GB200/300 NVL72 im Dezember letzten Jahres wie folgt zusammengefasst: * Quanta hat im Dezember letzten Jahres 1.600–1.700 Racks ausgeliefert, für das gesamte Jahr 2025 werden etwa 6.100 Racks erwartet. * Wistron hat im Dezember letzten Jahres 800–900 Racks ausgeliefert, für das gesamte Jahr 2025 werden etwa 5.700 Racks erwartet; wenn Wistron und Wistron Group zusammengezählt werden, beträgt die Gesamtzahl etwa 6.300 Racks. * Foxconn hat im Dezember letzten Jahres etwa 2.800 Racks GB200 ausgeliefert, für das gesamte Jahr 2025 werden etwa 14.700 Racks erwartet. Zusammenfassend wird die gesamte Auslieferung von GB200/300-Racks auf etwa 29.000 Racks geschätzt, was über den Erwartungen liegt. Die Broker erwarten, dass auch die zweite Jahreshälfte dieses Jahres ein weiteres starkes Jahr sein wird und glauben, dass etwa 70.000–80.000 Racks ausgeliefert werden können. - 6669 Wistron: US-Broker erhöhen das Kursziel In Fortführung dessen schätzen die US-Broker, dass Wistron in diesem Jahr umfassend AWS T3 unterstützen wird, einschließlich UBB, Austauschpaletten, Rechenpaletten und kompletten Racks. Außerdem wird erwartet, dass die allgemeine Servernachfrage in diesem Jahr weiterhin stark bleibt, mit einer jährlichen Wachstumsrate von 20 %. Die Broker haben die EPS-Prognosen für 25-27 auf $275.1/$319/$381.7 angehoben und geben eine Bewertung von 15.4xPE für die zweite Hälfte von 26 bis zur ersten Hälfte von 27, während sie das Kursziel ebenfalls erhöhen. #下次會考

Intel ist das erste Unternehmen, das ein Design mit disaggregierten Chiplets (disaggregated chiplet) klar übernommen hat. Der Ponte Vecchio Rechen-GPU (für KI und Hochleistungsrechnen) integriert 47 Chips und hält bis heute den Rekord für das meiste Tile-Design in einer Multi-Chip-Konfiguration. Intel Foundry denkt jedoch über extremere Lösungen nach: eine Multi-Chip-Verpackung, die mindestens 16 Recheneinheiten integrieren kann, verteilt auf 8 Basis-Chips (base dies), und mit 24 HBM5-Speicherstapeln ausgestattet ist, was eine Gesamtfläche von 12 Mal der derzeit größten KI-Chip-Größe erreicht (basierend auf der Maskengröße, übertrifft die 9,5-fache Maskengröße, die TSMC plant). Diese Recheneinheiten sind auf 8 (vermutlich maskenmaßstäblichen) Basis-Chips platziert, die im 18A-PT-Prozess (1,8 nm Niveau, leistungsverbesserte Version, mit Silizium-Through-Silicon-Vias (TSV) und Rückstromversorgungstechnologie) gefertigt werden. Diese Basis-Chips können sowohl zusätzliche Rechenarbeiten ausführen als auch eine große Menge an SRAM-Cache zur Unterstützung der oberen Haupt-Rechenchips beherbergen, wie Intel demonstriert hat. Die Verbindung zwischen den Basis-Chips und den oberen Rechentiles erfolgt über die Foveros Direct 3D-Technologie, die eine extrem hohe Dichte (weniger als 10µm) von Kupfer-zu-Kupfer-Hybridbonding nutzt, um maximale Bandbreite und Energieübertragung zu bieten. Foveros Direct 3D ist derzeit das Meisterwerk der Verpackungstechnologie von Intel Foundry und zeigt ein äußerst präzises Design. Die laterale (2.5D) Interkonnektivität zwischen den Basis-Chips verwendet eine verbesserte Version von EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs) und ist mit einer UCIe-A-Schnittstelle ausgestattet, um sich gegenseitig, I/O-Chips (im 18A-P-Prozess, leistungsverbesserte Version von 1,8 nm) und maßgeschneiderte Basis-Chips zu verbinden, wobei maximal 24 HBM5-Speicherstapel unterstützt werden. Es ist erwähnenswert, dass Intel vorschlägt, EMIB-T zusammen mit UCIe-A zu verwenden, um maßgeschneiderte HBM5-Module zu verbinden, anstatt die JEDEC-Standard-HBM5-Stapel und die branchenüblichen Schnittstellen zu verwenden, was möglicherweise höhere Leistung und Kapazität erzielen könnte. Natürlich ist dies nur eine Konzeptdemonstration, und die Verwendung von maßgeschneidertem HBM5 ist keine zwingende Designanforderung, sondern dient nur dazu zu zeigen, dass Intel ebenfalls in der Lage ist, solche Komponenten zu integrieren. Die gesamte Verpackung kann auch PCIe 7.0, optische Engines, nicht kohärente Strukturen (noncoherent fabrics), 224G SerDes, hauseigene Beschleuniger (z. B. sicherheitsrelevante Funktionen) und sogar zusätzlich LPDDR5X-Speicher zur Erhöhung der DRAM-Kapazität integrieren. Ein Video, das Intel Foundry auf X veröffentlicht hat, zeigt zwei Konzeptdesigns: ein „mittelgroßes“ Design (4 Rechentiles + 12 HBM) und ein „extremes“ Design (16 Tiles + 24 HBM5-Stapel), wobei dieser Artikel sich auf letzteres konzentriert. Selbst das mittelgroße Design ist nach heutigen Standards ziemlich fortschrittlich und kann von Intel bereits jetzt hergestellt werden. Was das extreme Konzeptdesign betrifft, könnte es bis zum Ende dieses Jahrzehnts (Ende der 2020er Jahre) dauern, bis es realisiert wird, da Intel die Foveros Direct 3D-Verpackungstechnologie sowie die 18A- und 14A-Prozessknoten perfektionieren muss. Wenn es Intel gelingt, innerhalb weniger Jahre diese extreme Verpackung zu realisieren, könnte es mit TSMC gleichziehen – TSMC hat ähnliche Technologien geplant und erwartet, dass einige Kunden um 2027–2028 herum ihre wafermaßstäblichen Integrationslösungen übernehmen. Es ist eine große Herausforderung für Intel, das extreme Design in kurzer Zeit zu realisieren, da sichergestellt werden muss, dass diese Komponenten beim Löten auf die Hauptplatine nicht verziehen (warpage), selbst nach längerer Hochlastwärme muss die Verformung innerhalb sehr kleiner Toleranzen gehalten werden. Darüber hinaus muss Intel (und die gesamte Branche) lernen, wie man diese riesigen Prozessoren mit einer Siliziumfläche von bis zu 10.296 mm² (ungefähr die Größe eines Mobiltelefons) mit Strom versorgt und kühlt, wobei die gesamte Verpackungsgröße noch größer sein wird – das ist eine andere Geschichte.