A Intel foi a primeira empresa a adotar explicitamente o design de chiplets desagregados, e sua GPU de computação Ponte Vecchio (para IA e computação de alto desempenho) integra 47 chips, mantendo ainda o recorde de maior número de tiles de design multi-chip. No entanto, a Intel Foundry está imaginando uma solução mais extrema: um pacote multichip capaz de integrar pelo menos 16 dispositivos de computação, distribuído em 8 chips base e equipado com 24 pilhas de memória HBM5, com uma área total 12 vezes maior que o maior chip de IA atual (12 vezes o tamanho do valor do revés, superando o planejado 9,5 vezes o tamanho do retículo planejado pela TSMC). Esses elementos de computação são colocados sobre 8 dies base (presumivelmente no nível de tamanho da máscara) que utilizam o processo 18A-PT (grau 1,8nm, versão aprimorada em desempenho, com TSV perfurado em silício e tecnologia de alimentação traseira), e esses dies base podem realizar trabalhos adicionais de computação sozinhos ou carregar uma grande quantidade de cache SRAM para suportar a camada superior do chip principal de computação, como demonstrado pela Intel. O chip base e o tile superior de computação são conectados usando a tecnologia Foveros Direct 3D, que utiliza ligação híbrida cobre-cobre de ultra alta densidade (menos de 10μm) para fornecer máxima largura de banda e transmissão de energia. O Foveros Direct 3D é atualmente o auge da tecnologia de embalagem da Intel Foundry, apresentando designs extremamente precisos. A interconexão lateral (2.5D) entre os dies base utiliza uma versão atualizada do EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), e é equipado com uma interface UCIe-A na camada superior para conectar, dies de I/O (usando processo 18A-P, versão de aprimoramento de desempenho em nível 1.8nm) e dies base personalizados, suportando até 24 pilhas de memória HBM5. Vale notar que a Intel propõe usar EMIB-T com UCIe-A para conectar módulos HBM5 personalizados, em vez de usar pilhas HBM5 padrão JEDEC e interfaces padrão da indústria, que podem alcançar maior desempenho e capacidade. Claro, como esta é uma demonstração conceitual, o uso de HBM5 personalizado não é um requisito rígido de design, mas apenas para mostrar que a Intel também pode integrar tais componentes. Todo o pacote também pode ser equipado com PCIe 7.0, motor óptico, tecidos não coerentes, SerDes 224G, aceleradores proprietários (como recursos relacionados à segurança) e até memória LPDDR5X adicional para aumentar a capacidade de DRAM. O vídeo da Intel Foundry sobre X mostra dois designs conceituais: um design "médio" (4 blocos computacionais + 12 HBMs) e outro design "extremo" (16 blocos + 24 pilhas HBM5), este último foco neste artigo. Mesmo projetos de médio porte são bastante avançados para os padrões atuais, e a Intel pode fabricá-los agora. Quanto ao design conceitual extremo, pode não ser possível até o final desta década (final da década de 2020), quando a Intel precisa melhorar a tecnologia de empacotamento Foveros Direct 3D, assim como os nós de processo 18A e 14A. Se a Intel conseguir alcançar esse empacotamento extremo em alguns anos, estará no mesmo nível da TSMC, que planejou tecnologia semelhante e espera que alguns clientes adotem sua solução de integração em nível de wafer por volta de 2027-2028. Tornar projetos extremos uma realidade em um curto período de tempo é um grande desafio para a Intel, pois é necessário garantir que esses componentes não deformem quando soldados à placa-mãe, e que a quantidade de deformação deve ser controlada dentro de tolerâncias extremamente rigorosas, mesmo após aquecimento prolongado de alta carga. Além disso, a Intel (e a indústria como um todo) terá que aprender a alimentar e resfriar esse processador gigante com uma área de silício de até 10.296 mm² (aproximadamente o tamanho de um telefone) em um pacote maior – isso já é outra história.