Selon la dernière étude de TrendForce, à partir du second semestre 2025, le marché des smartphones sera affecté par une pénurie d'approvisionnement en mémoire et une forte augmentation des prix, entraînant une hausse des prix de vente au détail et une demande faible. Bien que les marques n'aient pas encore clairement révisé à la baisse leurs plans de production pour le premier trimestre 2026, il est prévu qu'à partir du deuxième trimestre, la performance de production sera significativement affaiblie en raison de la pression sur les coûts. Malgré une perspective prudente de la part des marques, certaines ont déjà révisé à la baisse leurs objectifs annuels, mais elles continuent de « verrouiller les ressources » pour l'approvisionnement en mémoire afin d'éviter des coûts plus élevés ou une offre plus serrée à l'avenir. Certaines marques leaders, en raison d'une poussée d'expédition à la fin de 2025, de l'atténuation des subventions en Chine et de l'impact des ajustements de prix des nouveaux modèles, ont progressivement augmenté leurs stocks. Si l'écoulement au détail ne se passe pas bien, il n'est pas exclu qu'une réduction anticipée de la production commence à la fin du premier trimestre 2026. Le premier semestre 2026 sera une période d'ajustement clé, les marques chercheront à absorber la pression des hausses de prix par l'optimisation des spécifications et la révision des prix de vente, les principaux ajustements de production étant prévus entre le deuxième et le troisième trimestre. Dans un contexte économique faible, avec une consommation prudente et une poursuite de l'augmentation des prix de la mémoire, TrendForce a élargi sa prévision de baisse annuelle de la production totale de smartphones pour 2026, passant de 2 % à 7 %. La possibilité d'une révision supplémentaire dépendra de l'évolution des prix de la mémoire et de l'acceptation par le marché des hausses de prix.

Bonjour ! 1/9 Résumé des nouvelles internationales - 6515 Yingwei : Objectif rehaussé par les sociétés américaines Les courtiers américains observent qu'en raison de l'entrée de Yingwei sur le marché SLT pour ses clients existants en AI GPU et AI ASIC aux États-Unis, le TAM (marché total adressable) a considérablement augmenté (environ 4 à 5 fois le TAM de FT pour SLT). De plus, la forte augmentation des affaires de cartes de test MEMS et l'augmentation du contenu en dollars sont également notées. Les courtiers estiment que les revenus, après une augmentation de 36 % l'année dernière, pourraient encore augmenter de 66 % cette année, puis de 30 % l'année prochaine. En conséquence, les courtiers ont révisé à la hausse les EPS pour cette année et l'année prochaine à 91 $ / 131 $, attribuant une évaluation de 34xPE pour l'année prochaine, tout en rehaussant l'objectif. - Perspectives du marché des transceivers optiques : Révision à la hausse par les sociétés américaines Les courtiers américains estiment que le 800G est devenu la norme pour les grands centres de données, prévoyant que le 1.6T sera significativement déployé à partir de cette année, tandis que le 3.2T sera introduit l'année prochaine. Ils observent que l'expansion des serveurs ASIC AI contribue à l'amélioration tant en quantité qu'en qualité, car les puces ASIC doivent davantage s'appuyer sur la capacité réseau pour gérer la charge de travail, compensant ainsi les limitations de puissance de calcul d'une seule puce. Ainsi, les courtiers notent que Google et Meta s'agrandissent plus activement en matière de connexions à haute vitesse (800G+), Google ayant déjà fait le passage au 1.6T l'année dernière, tandis que Meta prévoit d'utiliser un plus grand nombre de transceivers optiques par ASIC que par serveur GPU. Concernant le Nvidia GB200, il utilise 400G au niveau GPU et 800G aux niveaux leaf, spine et core ; le GB300 utilise 800G au niveau GPU et 1.6T aux niveaux leaf et spine ; nous prévoyons que Rubin et Rubin Ultra seront mis à niveau vers 1.6T et 3.2T. Les courtiers maintiennent une perspective positive sur les fabricants taïwanais tels que Lianya et Chuanxin. D'autres entreprises observées positivement incluent InnoLight, Optolink, Tianfu Communication et Ruijie Network. - Récapitulatif NVL72 : Les grandes banques américaines ont résumé les volumes d'expédition des GB200/300 NVL72 en décembre dernier comme suit : * Quanta a expédié 1 600 à 1 700 unités en décembre dernier, avec environ 6 100 unités pour l'année 2025. * Wistron a expédié 800 à 900 unités en décembre dernier, avec environ 5 700 unités pour l'année 2025 ; si l'on inclut Wistron, le groupe Wistron a expédié environ 6 300 unités au total. * Foxconn a expédié environ 2 800 unités GB200 en décembre dernier, avec environ 14 700 unités pour l'année 2025. En résumé, les expéditions de châssis GB200/300 pour l'année atteignent environ 29 000 unités, dépassant les attentes, et les courtiers maintiennent que la seconde moitié de cette année sera également une autre année forte, estimant qu'environ 70 000 à 80 000 unités pourraient être livrées. - 6669 Wistron : Objectif rehaussé par les sociétés américaines Suite à cela, les grandes banques américaines estiment que cette année, Wistron soutiendra pleinement AWS T3, couvrant UBB, les plateaux d'échange, les plateaux de calcul et les châssis complets. De plus, elles prévoient que les serveurs standard continueront d'être en forte demande cette année, avec une augmentation prévue de 20 %. Les courtiers ont révisé à la hausse les EPS pour 2025-2027 à 275,1 $ / 319 $ / 381,7 $, attribuant une évaluation de 15,4xPE pour la période de 2H26 à 1H27, tout en rehaussant l'objectif. #下次會考

Intel est la première entreprise à adopter clairement la conception de puces décomposées (disaggregated chiplet), son GPU Ponte Vecchio (destiné à l'IA et au calcul haute performance) intégrant 47 puces, conservant jusqu'à présent le record du plus grand nombre de tuiles dans une conception multi-puces. Cependant, Intel Foundry envisage une solution encore plus extrême : un emballage multi-puces capable d'intégrer au moins 16 unités de calcul, réparties sur 8 dies de base, et équipé de 24 empilements de mémoire HBM5, avec une superficie atteignant 12 fois celle du plus grand chip AI actuel (calculée en taille de masque, dépassant l'échelle de 9,5 fois prévue par TSMC). Ces unités de calcul sont placées sur 8 dies de base (supposés être de niveau taille de masque), ces dies de base utilisant un processus de fabrication 18A-PT (niveau 1,8 nm, version améliorée, avec TSV en silicium perforé et technologie d'alimentation par le dos), ces dies de base pouvant eux-mêmes exécuter des travaux de calcul supplémentaires et accueillir une grande quantité de cache SRAM pour soutenir les puces de calcul principales en haut, comme l'a démontré Intel. Les dies de base et les tuiles de calcul supérieures sont connectés par la technologie Foveros Direct 3D, utilisant un assemblage hybride cuivre-cuivre à très haute densité (moins de 10µm), offrant la bande passante maximale et le transfert de puissance. Foveros Direct 3D est actuellement le summum de la technologie d'emballage d'Intel Foundry, montrant un design extrêmement précis. Les interconnexions latérales (2.5D) entre les dies de base utilisent une version améliorée de l'EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), et en haut, une interface UCIe-A est intégrée pour se connecter entre elles, aux dies I/O (utilisant le processus 18A-P, version améliorée de 1,8 nm) et aux dies de base personnalisés, pouvant supporter jusqu'à 24 empilements de mémoire HBM5. Il est à noter qu'Intel propose d'utiliser l'EMIB-T avec UCIe-A pour connecter des modules HBM5 personnalisés, plutôt que d'utiliser des empilements HBM5 conformes aux normes JEDEC et des interfaces standard de l'industrie, ce qui pourrait offrir de meilleures performances et capacités. Bien sûr, comme il s'agit d'une démonstration conceptuelle, l'utilisation de HBM5 personnalisés n'est pas une exigence de conception stricte, mais simplement pour montrer qu'Intel peut également intégrer ce type de composants. L'ensemble de l'emballage peut également intégrer PCIe 7.0, un moteur optique, des structures non cohérentes (noncoherent fabrics), 224G SerDes, des accélérateurs propriétaires (comme des fonctions liées à la sécurité), et même ajouter de la mémoire LPDDR5X pour augmenter la capacité DRAM. Une vidéo publiée par Intel Foundry sur X montre deux conceptions conceptuelles : une conception « de taille moyenne » (4 tuiles de calcul + 12 HBM), et une autre « extrême » (16 tuiles + 24 empilements HBM5), cet article se concentre sur la seconde. Même la conception de taille moyenne est assez avancée selon les normes actuelles, et Intel peut déjà la produire. Quant à la conception conceptuelle extrême, elle pourrait ne pas être réalisable avant la fin de cette décennie (fin des années 2020), à ce moment-là, Intel devra perfectionner la technologie d'emballage Foveros Direct 3D, ainsi que les nœuds de processus 18A et 14A. Si Intel parvient à réaliser ce type d'emballage extrême dans quelques années, il pourra rivaliser avec TSMC — TSMC a déjà prévu une technologie similaire, et certains clients devraient adopter son approche d'intégration à l'échelle de la plaquette vers 2027-2028. Rendre la conception extrême une réalité dans un court laps de temps représente un défi majeur pour Intel, car il faut s'assurer que ces composants ne se déforment pas (warpage) lorsqu'ils sont soudés à la carte mère, même après une longue période de charge élevée et de chaleur, la déformation doit être contrôlée dans une très petite tolérance. De plus, Intel (et l'ensemble de l'industrie) doit également apprendre à alimenter et à refroidir ce processeur géant avec une surface de silicium atteignant 10 296 mm² (environ la taille d'un téléphone), et sa taille d'emballage globale sera encore plus grande — c'est une autre histoire.