インテルは最初に明確に分解チップレット設計を採用した企業であり、AIおよび高性能計算用のPonte Vecchio計算GPUは47チップを統合しており、これはマルチチップ設計の中で最も多くのタイル数の記録を保持しています。 しかし、Intel Foundryはより過激な解決策を構想しています。少なくとも16台のコンピューティングデバイスを統合可能で、8基のベースダイに分散し、24のHBM5メモリスタックを搭載し、総面積は現行最大のAIチップの12倍(レティクルサイズ計算は12倍、TSMCの計画9.5倍)を上回るものだ。 これらの計算要素は、18A-PTプロセス(1.8nmグレード、性能向上型、シリコン穿孔TSVおよび背面電源技術)を用いた8基のベースダイ上に配置されています。これらのベースダイは単独で追加の計算処理を行うか、Intelが実証したようにメイン計算ダイの上位層をサポートする大量のSRAMキャッシュを搭載できます。 ベースダイと上部の計算タイルはFoveros Direct 3D技術で接続されており、超高密度(10μm未満)の銅対銅ハイブリッドボンディングを用いて最大帯域幅と電力伝送を実現します。 Foveros Direct 3Dは現在、Intel Foundryのパッケージング技術の頂点であり、非常に精密なデザインを披露しています。 ベースダイ間の横方向(2.5D)インターコネクトは、EMIB-T(TSVを備えた組み込みマルチダイインターコネクトブリッジ)のアップグレード版を使用し、上層にUCIe-Aインターフェースを備え、I/Oダイ(18A-Pプロセス、1.8nmレベルの性能向上バージョンを使用)、カスタムベースダイを接続し、最大24のHBM5メモリスタックをサポートします。 なお、IntelはJEDEC標準のHBM5スタックや業界標準インターフェースを用いる代わりに、カスタマイズされたHBM5モジュールを接続するためにEMIB-TをUCIe-Aと組み合わせることを提案しており、これによりより高い性能と容量を実現できる可能性があります。 もちろん、これはコンセプトデモンストレーションであるため、カスタムHBM5の使用は必須設計ではなく、インテルもそのようなコンポーネントを統合できることを示すためです。 パッケージ全体にはPCIe 7.0、光エンジン、非コヒーレントファブリック、224G SerDes、独自のアクセラレータ(セキュリティ関連機能など)、さらにはDRAM容量を増やすための追加LPDDR5Xメモリも搭載可能です。 Intel FoundryのXに関する動画では、2つのコンセプトデザインが示されています。1つは「中型」設計(4つのコンピュートタイル+12個のHBM)、もう1つは「エクストリーム」設計(16タイル+24個のHBM5スタック)で、この記事は後者に焦点を当てています。 中型設計でさえ、今日の基準ではかなり進んでおり、インテルは今やそれらを製造できます。 極端な概念設計については、今10年の終わり(2020年代後半)まで実現可能ではないかもしれません。インテルはFoveros Direct 3Dパッケージング技術や18Aおよび14Aのプロセスノードを改善する必要があります。 もしインテルが数年以内にこの極端なパッケージングを実現できれば、同様の技術を計画し、2027年から2028年頃に一部の顧客がウェハーサイズレベルの統合ソリューションを採用すると予想しているTSMCと肩を並べることになります。 短期間で極端な設計を実現することはインテルにとって大きな課題です。なぜなら、これらの部品がマザーボードにはんだ付けされた際に反りが生じないようにし、長時間の高負荷加熱後でも変形の量を極めて厳密な公差内で制御しなければならないからです。 さらに、インテル(および業界全体)は、最大10,296 mm²(スマホほどの大きさ)のシリコン面積を持つこの巨大なプロセッサを、より大きなパッケージサイズで駆動・冷却する方法を学ばなければなりません。これはまた別の話です。